- │ 베릴로그(Verilog)
- 2009/06/14 13:36
7세그먼트 디코더16진수로 표시 0 1 2 3 4 5 6 7 8 9 a b c d E F-----------------------module m_7seg(input [3:0] control, output reg [6:0] HEX); always@(control[3:0]) begin c...
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